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Formation Développement durable et TICInformations pratiquesCentre de formation Telecom ParisTech (ENST)

 Formation Développement durable et TIC


 Telecom ParisTech (ENST), PARIS
 Formation inter entreprise / intra entreprise


Objectif Maîtriser le langage Verilog. Pratiquer avec des outils logiciels de simulation et de synthèse utilisés dans l'industrie, afin d'en appréhender les performances et les limitations.
Contenu Introduction au langage Verilog
* Historique du langage
* Différents niveaux de description
* Principes de la simulation événementielle
* Syntaxe (typologie, description structurelle et fonctionnelle, description parallèle et séquentielle) Travaux pratiques
* Prise en main des outils
* Compilation
* Edition de liens
* Simulation
* Description de stimuli
* Analyse des résultats
* Langage Verilog 2001 Généricité et génération
* Entrées/sorties
* Sous
-ensemble de la syntaxe pour la synthèse
* Pièges classiques à éviter Travaux pratiques
* Synchronisme et asynchronisme Généricité et génération
* Exemple d'une unité de traitement
* Exemple de dispositif de contrôle
* Éléments de SystemVerilog Synthèse et conclusion
Niveau requis Des connaissances de base en programmation sont nécessaires.
Coût 1060 euros (Restauration comprise)
Durée de la formation 2 jours

 

Mise à jour le 18 Janvier 2011 
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